電子システムレベルのLSI設計用EDAツール
「Bluespec SystemVerilog」販売契約を締結

サイバネットシステム株式会社（東証第一部、本社：東京都、資本金：9億9500万円、代表取締役社長：田中 邦明、以下「サイバネット」）は、Bluespec, Inc. (本社：マサチューセッツ州ウォルサム、CEO：チャーリー・ホーク、以下「ブルースペック社」)と日本における販売総代理店契約を締結し、ブルースペック社が開発した「Bluespec SystemVerilog（ブルースペック システムベリログ）」製品ラインを含む全ての製品販売を、本日より開始することをお知らせします。

Bluespec SystemVerilog製品ラインは、LSIのモデリングからソフトウェアプロトタイピング、シミュレーション、インプリメント、検証を行うことができる、EDA（電子自動設計：Electronic Design Automation）ツールセットです。
現在のLSI設計の主流であるRTL（注1）設計フローの前段階に、電子システムレベル（Electronic System Level、以下「ESL」 注1）のEDAツールセットBluespec SystemVerilogを使用することによって、モデリングから検証完了までの開発期間を、従来の半分以下に低減することができます。

サイバネットはこの契約により、PCB分野に留まっていた顧客層をLSI分野にまで拡大でき、ＥＤＡ業界におけるソリューションの幅が拡がります。

Bluespec SystemVerilogの特徴

• モデリングから検証完了までの工数・期間を50%以上削減
• 既存の設計環境へのシームレスな統合
• 性能、消費電力、チップ面積に対して妥協のないRTLのVerilog（ベリログ、注2）を生成
• 高速なシミュレーション
• 設計者の意図を100%反映した制御ロジックを合成
• プロセッサなどの複雑なデータパスを含むLSIおよびIP（Intellectual Property：LSI内部の再利用可能な設計資産）ブロックの設計やアーキテクチャ検討に使用可能な唯一のESL合成ソリューション
• 合成可能なテストベンチとトランザクタ、モデルによって、ベリフィケーションやモデリング、ソフトウェア開発のためのFPGA、エミュレーションの能力を向上

動作環境

32-bit/64-bit Red Hat Enterprise Linux

補足

注1．
RTL 、ESL

RTLはレジスタ転送レベル（Register Transfer Level）、 ESLは電子システムレベル（Electronic System Level）の略語で、両方ともLSI設計の抽象度を示す用語。これまでLSIの設計は、微細化・高集積化に伴ってトランジスタレベルからゲートレベル、RTLへと、より抽象度の高い設計環境に移行することで設計効率を高めてきました。ESLではRTLよりも設計の抽象度を高めるだけでなく、LSIとソフトウェアを連携して開発できるなどの利点により、LSI開発期間の大幅な短縮や機能の向上などが見込まれます。

注2．Verilog

LSIを設計するためのハードウェア記述言語で、多くのEDAツールメーカがVerilog対応のシミュレータや論理合成ツール（ゲートレベルのネットリストへの変換ツール）を開発・販売しています。

以上