第19回 組込みシステム開発技術展 出展のお知らせ

サイバネットシステム株式会社（本社：東京都、代表取締役：田中 邦明、以下「サイバネット」）は、5月11日（水）から13日（金）にかけて東京ビッグサイトで開催される「第19回 組込みシステム開発技術展（ESEC）」（以下「本展示会」）に出展することをお知らせいたします。

本展示会は、組込みシステム開発に必要なハードウェア・ソフトウェア・コンポーネントから開発環境までをご紹介する専門展です。サイバネットからは、ソフトウェア・ハードウェアの協調検証をテーマに掲げ、LSI 設計／検証ソリューションとして、FPGA／ASIC検証のための検証効率を上げる統合デバッグ環境と、FPGA／ASIC設計における従来のRTL設計に対して設計生産性を大きく向上することが可能な次世代設計ソリューションを展示します。
また、FPGA検証にとどまらず、FPGA-PCB設計フロー間で生じる作業を自動化するためのソリューションを合わせて展示します。

出展製品の見どころ

検証効率をあげる統合デバッグ環境

組込みソフトウェアにおいてもハードウェアにおいてもデバッグは、検証において最も重要な位置を占めます。本展示会でご紹介する機能検証プラットフォームは、ハードウェアのデバッグに対応した新しいデバッグ環境とソフトウェアのデバッグ環境を提供し、ハードウェアとソフトウェアの協調検証に対応しております。SoC設計から検証までの一連のフローで開発期間を短縮できるデバッグ環境についてご紹介します。

FPGA/ASIC 次世代設計ソリューション

近年、製品の高機能化はとどまることなくシステムの複雑さが増大の一途をたどっており、FPGA／ASICの開発においても設計生産性の大幅な向上が求められています。
本展示会でご紹介する次世代設計ソリューションは、高速なシミュレーションと柔軟かつ高品質なリファイメント性を兼ね備えています。全ての記述をHDLに合成可能な手法であり、システムレベル記述からハードウェア実装を実現することが可能です。大規模・複雑化するFPGA／ASIC開発の救世主となる設計ソリューションです。

FPGA-PCB設計フロー間で生じる作業の自動化

FPGA設計者とPCB設計者の間において、I/Oピンのプランニングやトラッキングが困難な課題となっています。設計検証環境を統合することで論理設計から受け取ったI/O信号をFPGAデバイスのピンにアサインすることが可能となります。設計者間で抱えるこれらの課題解決策をデモンストレーションを交えてご覧いただきます。

出展製品の一覧はこちら：http://www.cybernet.co.jp/eda/

展示会概要

※ その他、サイバネットは、同日同会場（東ホール）にて開催の「情報セキュリティEXPO【春】」にも出展しています。あわせてご覧ください。